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Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design

机译：同时优化FPGA架构参数和晶体管尺寸：对FPGA设计的启示

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Alastair M. Smith; George A. Constantinides; Steven J. E. Wilton; Peter Y. K. Cheung;
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年度 2013
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1. Exploring Area and Delay Tradeoffs in FPGAs With Architecture and Automated Transistor Design [J] . Kuon I., Rose J. Very Large Scale Integration (VLSI) Systems, IEEE Transactions on . 2011,第1期

机译：利用架构和自动晶体管设计探索FPGA的面积和延迟权衡
2. Optimization of Low-Density Parity Check decoder performance for OpenCL designs synthesized to FPGAs [J] . Andrew J. Maier, Bruce F. Cockburn Journal of Parallel and Distributed Computing . 2017,第sepa期

机译：针对FPGA合成的OpenCL设计的低密度奇偶校验解码器性能的优化
3. Exploring the Effect of LUT Size on the Area and Power Consumption of a Novel Memristor-Transistor Hybrid FPGA Architecture [J] . M. Hassan Aslam, Umer Farooq, M. Naeem Awais, Arabian Journal for Science and Engineering. Section A, Sciences . 2016,第8期

机译：探索LUT尺寸对新型Memristor-晶体管混合FPGA架构的区域和功耗的影响
4. Concurrently optimizing FPGA architecture parameters and transistor sizing: Implications for FPGA design [C] . Smith Alastair M., Constantinides George A., Wilton Steven J. E., Field-Programmable Technology, 2009. FPT 2009 . 2009

机译：同时优化FPGA架构参数和晶体管尺寸：对FPGA设计的启示
5. Architectural optimizations and synthesis tools for improved energy efficiency and faster design closure for FPGAs. [D] . Mondal, Somsubhra. 2007

机译：架构优化和综合工具可提高能效并更快地完成FPGA的设计封闭。
6. A Scalable FPGA Architecture for Randomly Connected Networks of Hodgkin-Huxley Neurons [O] . Kaveh Akbarzadeh-Sherbaf, Behrooz Abdoli, Saeed Safari, 2018

机译：用于霍奇金-赫克斯利神经元随机连接网络的可扩展FPGA架构
7. Area-Delay Estimation by Concurrent Optimization of FPGA Architecture Parameters using Geometric Programming [O] . Y. Pandurangaiah, J. Venkat Reddy, G. Kalyan Chakravarthy 2014

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